2. Mainboards und Chipsätze

  2.1 Aufbau und Aufgaben eines Mainboards

  2.1.1 Layer / PCB

Bei erster Betrachtung könnte man meinen, ein Mainboard besteht aus einem Plastikbrett, vielen Chips und Sockeln darauf, die mit Leiterbahnen auf diesem Brett verdrahtet sind. So ganz falsch ist das sicherlich nicht, jedoch übersieht man leicht, dass die Mainboards (PCB = Printed Circuit Board) schichtenweise aufgebaut sind. Es befinden sich also nicht nur Leiterbahnen auf dem Board, sondern auch darin und darunter. Beim derzeitigen Stand der Technik werden Boards für Dual-CPU´s aus 6-8 lagigen PCB´s gebaut, bei den Single-CPU Boards geht der Trend vom 6- zum 4-Layer-PCB, denn weniger Lagen (Layer) bedeuten geringere Produktionskosten. Besonders die aktuellen Dual-Channel-RAM Chipsätze (z.B. i850/860, SiS-655, nVidia nForce 1 und 2) erfordern aber ob der vielen Leiterbahnen mehr Layer als die Single-Channel Vertreter.

  2.1.2 Chipsatz

Die Funktionsweise des Chipsatzes ist ein äusserst komplexes Thema. Die heutigen Chipsätze sind richtige Funktionsmonster: Aufgaben, die früher von vielen einzelnen Chips (z.B. Tastaturcontroller, Uhrenbaustein, Programmable Interrupt Controller (PIC), etc.) erfüllt wurden, werden heute von wenigen, hochintegrierten Bausteinen übernommen, die den Namen "Chipsatz" gar nicht mehr verdienen. Die Bemühungen gehen so weit, dass man alle Funktionen in einen einzigen Chip integrieren möchte - nicht zuletzt natürlich um die Kosten zu senken.
Der erste Ansatz zur Integration der Einzelchips kam 1988 von "Chips and Technologies", einer mitlerweile von Intel aufgekauften Firma, mit dem NEAT-Chipsatz für den 80286. Die Chipsatzintegration schritt immer weiter fort, bis "Chipzilla" Intel die Bridge-(Brücken-) Architektur erfand, um die es in 2.1.3 gehen soll. Hier besteht der Chipsatz hauptsächlich aus einer "Northbridge" und einer "Southbridge". Ein weiterer Ansatz zur Integration bis auf zwei Hauptchips kam ebenfalls von Intel, als die Hub-Architektur eingeführt wurde, die in Kapitel 2.1.4 besprochen wird. Neue Wege hingegen geht AMD, die mit ihrem Chipsätzen für die Hammer-CPUs Funktionen der Northbridge in die CPU legen (2.1.5). "Weltmeister" der Integration ist jedoch die gegenüber Intel kleine Chipsatzschmiede von SiS, denen es mit den Chipsätzen 635 und 735 gelang, Northbridge und Southbridge in einem einzigen Chip zu vereinen. Mitlerweile geht man davon teilweise wieder ab, da man mit dem Bridge-System schneller neue Features integrieren kann.

  2.1.3 Bridge-Architektur

Wie bereits erwähnt, wurde die Bridge-Architektur von Intel entwickelt, und wird mittlerweile von anderen Chipsatzherstellern wie VIA, SiS oder ALi mit mehr oder weniger großen Modifikationen adaptiert.
Ein Bridge-Chipsatz besteht hauptsächlich aus zwei Chips, der sog. Northbride und der Southbridge. Namensgebend für diese Chips sind zum einen ihre Lage im Schaltdiagramm (North = Norden, also oben; South = Süden, also unten), und zum anderen ihre Eigenschaft als Bindeglieder, was mit dem Wort Bridge (=Brücke, also ein Bindeglied) zum Ausdruck gebracht werden soll.
Hauptaufgabe der Northbridge ist die Anbindung der CPU an das System. Des weiteren sind auch AGP-Bus, RAM und der PCI-Arbiter (PCI-"Schiedsrichter"; kontrolliert die Zugriffe auf die PCI-Geräte) in der Northbridge integriert. Die Northbridge verhält sich demnach auch wie ein PCI-Gerät, und ist über den PCI-Bus an die Southbridge angeschlossen. Neuere Konzepte benutzen jedoch nicht mehr den PCI-Bus als Verbindung von North- und Southbridge, da er mit 133MB/s zu langsam scheint. Statt dessen werden andere Bus-Systeme integriert, damit die Daten schneller zwischen den Bridges ausgetauscht werden können. Dazu gehört VIA´s "V-Link" mit bis zu 1 GB/s, Intel´s "Hub-Link" mit 266 MB/s, Hub-Link 2.0 mit bis zu 1 GB/s und "Infiniband" mit 500MB/s pro Kanal, AMD´s "HyperTransport" mit 8 GB/s, SiS´ MuTIOL mit maximal 1 GB/s, ServerWorks IMB (Inter Module Bus) mit 3.2 GB/s und weitere. Mehr über diese schnellen seriellen Verbindungen kann man in der c't 02/2003 ab Seite 88 nachlesen.
Da in der Northbridge offensichtlich kaum Schnittstellen integriert sind, muss die Southbridge für diese Aufgabe herhalten, weshalb moderne Southbridges ob ihrer Funktionsvielfalt oft den Beinamen "Super Input/Output Controller" erhalten. Dieser Begriff stammt jedoch aus früheren Zeiten, als es einen Chip gab, der für Floppy, IDE, Serielle-, Parallele-, Infrarot- und BIOS-Schnittstellen zuständig war. Dieser "Super I/O" ist mitlerweile in die Southbridge integriert. Sie beinhaltet zusätzlich zu den Funktionen des "Super I/O" noch den SMB (System Management Bus), RTC (Real Time Clock), CMOS (nichtflüchtiger BIOS-Bestandteil), (A)PIC, APM (Advanced Power Management) und ACPI (Advanced Configuration And Power Management Interface), PCI-to-ISA Bridge und Hardwaremonitoring.

Ein Beispiel für die Bridge-Architektur und V-Link ist der VIA P4X266 für den Pentium 4: http://www.via.com.tw/en/products/chipsets/p4-series/p4x266/ Ein anschauliches Bild findet sich unter
http://www.via.com.tw/en/images/products/chipsets/p4-series/p4x266_blkdiagram.jpg

  2.1.4 Hub-Architektur

Seit der Einführung der i8xx-Chipsätze vefolgt Intel nicht mehr die Bridge-Architektur, sondern versucht die Komponenten via sogenannter Hubs (=Radnaben) anzubinden. Eingeführt wurde diese Architektur mit dem i810 ("Whitney"). Im Gegensatz zum Bridge-System werden die Komponenten bei Hubs eher in einer Stern-Struktur angeordnet. Die verschiedenen Hubs sind jetzt untereinander nicht mehr mit dem PCI-Bus, sondern über das "Hub-Link Interface" verbunden, welches in der Version 1 bis zu 266 MB/s an Daten transportieren kann, ab Version 2.0 sogar bis zu 1 GB/s. Auch die E-Linie der Intel-Chipsätze folgt dieser Hub-Architektur.

Die einzelnen Hub-Komponenten heissen jetzt MCH (Memory Controller Hub), ICH (Input Output Controller Hub) und FWH (Firmware Hub). Soll bei den Chipsätzen i820 und i840 auch SDRAM angesprochen werden, (die entprechenden MCH´s "verstehen" nur RDRAM), muss zusätzlich noch der MTH (Memory Translation Hub) herhalten. Dieser ist laut Intel aber sehr "rauschempfindlich" und brachte die Systeme mit i820 und MTH zum Absturz oder Reboot (die geplanten Systeme mit i840 und MTH kamen nie auf den Markt). Aufgrund dieses Bugs (näheres siehe Kapitel 2.3.2 und http://www.intel.com/support/mth) wurde der Verkauf des MTH eingestellt und die betroffenen Produkte kostenlos umgetauscht. Zur Verdopplung der RAMBUS-Kanäle hingegen kann ein MRH (Memory Repeater Hub) zwischengeschaltet werden. Die SDRAM-Variante (MRH-S) hatte jedoch auch einen Bug (siehe Kap. 2.3.4).
Der MCH entspricht von den Aufgaben weitestgehend der ehemaligen Northbridge. Es gibt jedoch zwei wichtige Veränderungen: zum einen hat Intel den PCI-Arbiter in den ICH verbannt, weshalb der Datentranfer zwischen PCI-Karten und CPU oder zwischen AGP-Karte und Hauptspeicher nur noch über das Hub-Link-Interface läuft. Zum anderen hat Intel mit dem Whitney-Chipsatz eine weitere Integration vorangetrieben: im MCH des i810 befindet sich gleichzeitig der Grafikchip, weshalb Intel diesen speziellen Chip als GMCH (Graphics Memory Controller Hub) bezeichnet.
Der ICH entspricht weitestgehend der früheren Southbridge, ergänzt um den PCI-Arbiter. Da Intel die Legacy-Free-Kampagne vorantreibt, wird systematisch auf Legacy-Geräte verzichtet. Soll z.B. ein ISA-Bus angebunden werden, ist dafür eine extra PCI-to-ISA-Bridge zu verwenden; sie ist nicht mehr im ICH vorhanden.

Ein Beispiel-Diagramm des Intel-Chipsatzes i850 ("Tehama") als typischer Vertreter für die Hub-Architektur findet sich unter http://developer.intel.com/design/chipsets/850/

  2.1.5 Non-Uniform Memory Access (NUMA) der AMD Hammer-Familie

Die System-Architektur der Hammer-Familie unterscheidet sich von aktuellen x86-Systemen: Im Prozessor sitzt ein Crossbar, an den der Prozessor-Kern, das Speicher-Interface (ein bis zu 6.4GB/s schnelles DDR-Interface für bis zu 8 Registered PC3200-Module pro CPU) und drei HyperTransport-Links mit je 6,4 GByte/s Bandbreite angeschlossen sind. Per HyperTransport können zum einen bis zu acht Prozessoren ohne weitere Kommunikations-Chips direkt miteinander kommunizieren. Der bisherige Prozessor-Bus (FSB, Frontside-Bus) und die sonst übliche Northbridge entfällt.

Statt der Northbridge kommen andere Bausteine zum Einsatz. Im Workstationbereich sind die CPUs (bei einer CPU der AMD Athlon 64 "Clawhammer" im Sockel-754 oder der Athlon 64-FX bzw. Opteron 1XX "Sledgehammer" für den Sockel-940, bei mehreren CPUs der AMD Opteron 2XX und 8XX "Sledgehammer" im Sockel-940) per HyperTransport (3.2GB/s in beide Richtungen gleichzeitig) an einen "HyperTransport AGP 3.0 Tunnel" (AMD-8151) angeschlossen, der ein AGP 3.0 (AGP 8X) Interface bereitstellt. Im Serverbereich kommt hingegen der "HyperTransport PCI-X Tunnel" (AMD-8131) zum Einsatz. Dieser stellt 2 unabhängige PCI-X Bussysteme bereit.
Eine Kombination der beiden Hubs ist ebenso möglich. Andere Hersteller wie VIA, SIS etc. gehen ähnliche Wege, bieten aber hauptsächlich AGP-Tunnel und nur selten PCI-X Tunnel an.

An den jeweiligen HyperTransport Tunnel wird dann wiederum per HyperTransport (allerdings oft mit "nur" 800MB/s) der Nachfolger der klassischen Southbridge angeschlossen: der sog. "HyperTransport I/O-Hub" (AMD-8111). Dieser bietet einen Legacy PCI-Bus (33MHz/32Bit, 133MB/s), ein ATA/133-Interface, USB 2.0, SMBus 2.0, 10/100MBit Ethernet, AC97, VGA sowie einen ACR-Port. Per LPC (Low Pin Count) kann ein Super-I/O Baustein und ein Flash-ROM angeschlossen werden. (Quellen:
http://www.heise.de/newsticker/data/jow-21.02.02-000
http://www.anandtech.com/cpu/showdoc.html?i=1591)

  2.2 Eigenschaften der verschiedenen Chipsätze

  2.2.1 Chipsatz und Speicherausbau

Immer wieder wird die Frage gestellt, wieviel Speicher man denn maximal auf einem Mainboard installieren kann. Diese Eigenschaft hängt hauptsächlich vom Chipsatz, aber auch vom Boardhersteller, ab. Damit man in dem Chaos der verschiedenen Chipsätze und des darauf zu installierenden Hauptspeichers die Übersicht behält, gibt es hier eine Tabelle, die zeigt, wieviel Speicher und in welcher Organisation (MBit) auf den jeweiligen Chipsatz passt. Nicht aufgeführt sind Chipsätze ohne eigenes Speicherinterface wie solche für den AMD Athlon 64 und Opteron. Auf die verschiedenen RAM-Typen, die Organisation von Speicher etc. wird in Kapitel 8 eingegangen. Speziell die Kürzel der verwendbaren RAM-Arten findet man in Kapitel 8.4.7 und 8.4.10.

ALi, ULi Electronics Inc.

Anmerkungen:
(5) bei Verwendung von EDO-RAM

Die Chipsatzbausteine M1689 und M1687 sind hier nicht aufgeführt, da der Speichercontroller in der CPU (Opteron, Athlon 64) eingebaut ist.

2005 ging ALi in den UMC-Schmieden als neue Chipsatzfirma ULi auf, Anfang 2006 wurde ULi dann von nVidia gekauft und wird unter eigenem Label wohl keine weiteren Produkte herausbringen.

Advanced Micro Devices (AMD)

Anmerkungen:
(3) bei Verwendung von Registered SDRAM bzw. Registered DDR-RAM

Die Chipsätze für den Athlon 64, Athlon 64 FX und Opteron sind hier nicht aufgeführt, da bei diesen CPUs der Speichercontroller in der CPU liegt.

ATi Technologies

Die Chipsätze für den Athlon 64, Athlon 64 FX und Opteron sind hier nicht aufgeführt, da bei diesen CPUs der Speichercontroller in der CPU liegt.

Intel

Anmerkungen:
(1) bei 133MHz Speichertakt (PC133/PC266)
(2) bei 100MHz Speichertakt (PC100/PC200)
(3) bei Verwendung von Registered SDRAM bzw. Registered DDR-RAM
(4) 64 Chips = 32 Chips pro RIMM-Channel
(5) bei Verwendung von EDO-RAM
(8) Dual-Channel-RAM Chipsatz: Der Einsatz (mindestens) zweier baugleicher Module ist möglich oder zwingend

Micron

Anmerkungen:
(3) bei Verwendung von Registered SDRAM bzw. Registered DDR-RAM

nVidia

Anmerkungen:
(8) Dual-Channel-RAM Chipsatz: Der Einsatz (mindestens) zweier baugleicher Module ist möglich oder zwingend

Die Chipsätze für den Athlon 64, Athlon 64 FX und Opteron sind hier nicht aufgeführt, da bei diesen CPUs der Speichercontroller in der CPU liegt.

Server Works (Broadcom)

Anmerkungen:
(8) Dual-Channel-RAM Chipsatz: Der Einsatz (mindestens) zweier baugleicher Module ist möglich oder zwingend

Silicon Integrated Systems Corporation (SiS)

Anmerkungen:
(4) 64 Chips = 32 Chips pro RIMM-Channel
(6) bei Verwendung von DDR-SDRAM PC2700
(8) Dual-Channel-RAM Chipsatz: Der Einsatz (mindestens) zweier baugleicher Module ist möglich oder zwingend

Die Chipsätze für den Athlon 64, Athlon 64 FX und Opteron sind hier nicht aufgeführt, da bei diesen CPUs der Speichercontroller in der CPU liegt.

VIA Technologies

Anmerkungen:
(1) bei 133MHz Speichertakt (PC133/PC266)
(2) bei 100MHz Speichertakt (PC100/PC200)
(3) bei Verwendung von Registered SDRAM bzw. Registered DDR-RAM
(4) 64 Chips = 32 Chips pro RIMM Channel
(5) bei Verwendung von EDO-RAM
(6) bei Verwendung von DDR-SDRAM PC2700
(7) bei bis zu 166MHz Speichertakt (SDRAM/DDR-RAM)
(8) Dual-Channel-RAM Chipsatz: Der Einsatz (mindestens) zweier baugleicher Module ist möglich oder zwingend

Die Chipsätze für den Athlon 64, Athlon 64 FX und Opteron sind hier nicht aufgeführt, da bei diesen CPUs der Speichercontroller in der CPU liegt.

Quellen: Hersteller der Chipsätze (siehe Kap. 13.1) und http://users.erols.com/chare

  2.2.2 Chipsatz und unterstützter Prozessor / AGP-Modes / FSB

In diesem Abschnitt findet sich eine Tabelle, in der die prinzipielle Unterstützung der Prozessoren durch den Chipsatz dargestellt wird. Trotzdem kann es auch hier zu Unterschieden bei den entprechenden Boards kommen. Ein Beispiel hierfür ist das Abit KT7A, das mit dem Chipsatz KT133A den AMD Athlon XP prinzipiell unterstützt; jedoch gelingt dies bei dem angeführten Board erst ab der Revision 1.3. Ausserdem kann ein BIOS-Update zwingend erforderlich sein, um den neuesten Prozessor laufen zu lassen. Evtl. funktioniert ein bestimmter Prozessor auch erst ab einer bestimmten Boardrevision, da vorher z.B. die korrekte Stromversorgung nicht gewährleistet war.

Ein ähnlicher Fall liegt bei Boards vor, die per Chipsatz den Pentium 4 Northwood mit HyperThreading und FSB800 unterstützen (wie etwa der i865PE oder i875P). Elektrisch spricht nichts gegen eine Unterstützung des alten Willamette-Kerns (inkl. Celeron Willamette), jedoch sind Intels VRM-Specs so gestaltet, dass der Einsatz des alten Willamette-Kerns von der Stromversorgung her nur dann funktioniert, wenn die Boardhersteller hier eine eigene, genaugenommen nicht Intel-konforme Lösung einbauen. Die Regel ist aber, dass in diesen modernen Boards CPUs mit Willamette-Kern lider nicht mehr laufen. Auskunft gibt im Zweifelsfall das Handbuch und/oder die Webseite des Mainboard-Herstellers.

Zusätzlich finden sich in der Tabelle Angaben zum AGP-Modus, dem möglichen Frontside-Bus und dem daran anliegenden PCI-Teiler, damit ersichtlich ist, wie ggf. der PCI-Takt aussehen kann. Meist stellen die Boards den Teiler automatisch so ein, dass der PCI-Takt möglichst nah an den vorgesehenen 33MHz liegt. Die Boardhersteller können diese Taktgenerierung auch eigenhändig erweitern oder beschränken, so dass die Angabe nur als grober Anhaltspunkt dienen soll und kann.

Folgende Abkürzungen wurden für die CPUs verwendet:

AMD

• AthlClas - AMD Athlon Classic K7 und K75) im Slot A mit FSB 100MHz ("200MHz DDR")
• Athl-100 - Alle AMD Athlon im Sockel A mit FSB 100MHz ("200MHz DDR"); beinhaltet auch alle Duron's mit FSB100 (Spitfire, Morgan)
• AthXP133 - AMD Athlon XP mit Palomino Core und Thoroughbred Core (umfasst Mobile Athlon 4, Mobile Athlon XP, Athlon MP und Athlon XP sowie alle AMD Duron) bis FSB 133MHz
• AthXP166 - Alle Athlon und Duron Prozessoren, egal welcher Core (Thunderbird, Palomino, Thoroughbred, Thorton, Barton) bis FSB 166MHz
• AthXP200 - Alle Athlon und Duron Prozessoren, egal welcher Core (Thunderbird, Palomino, Thoroughbred, Thorton, Barton) bis FSB 200MHz
• Sempr166 - Alle Sempron Prozessoren für den Sockel-A mit Thoroughbred- und Barton-Core bis FSB 166MHz
• Sempr800 - Alle Sempron Prozessoren ("Paris", "Oakville", "Palermo") für den Sockel-754 mit 800MHz HyperTransport
• AthXP-M - Athlon XP-M, FSB 133MHz oder 166MHz
• Turion - Turion 64 Prozessor, 800MHz HyperTransport
• A64-800 - Athlon 64 ("Clawhammer", "Newcastle") für den Sockel-754 mit 800MHz HyperTransport
• A64-1000 - Athlon 64 ("Clawhammer", "Newcastle", "Winchester") und Athlon 64 FX ("Clawhammer") für den Sockel-939 mit 1000MHz HyperTransport; schliesst den A64-800 mit ein.
• A64-X2 - Atlon 64 X2 ("Manchester", "Toledo") für den Sockel-939 mit 1000MHz HyperTransport; schliesst den A64-1000 mit ein.
• Opt-800 - AMD Opteron und Athlon 64 FX (beide "Sledgehammer") sowie Opteron mit Kern "Venus", "Athens" und "Troy" im D4-Stepping, alle für den Sockel-940 und 800MHz HyperTransport
• Opt-1000 - AMD Opteron mit 1000MHz HyperTransport ("Venus", "Athens", "Troy") im E4-Stepping; schliesst den Opt-800 mit ein.
• OpteronD - AMD Opteron Dual-Core mit 1000MHz HyperTransport ("Denmark", "Italy", "Egypt") im E6-Stepping; schliesst den Opt-1000 mit ein.

Intel

• P6-Pro - Pentium Pro (Sockel 8)
• P6-OverD - Pentium Pro OverDrive (Sockel 7)
• P2Kla66 - Pentium II Klamath (Slot 1), FSB 66MHz
• P2Des66 - Pentium II Deschutes (Slot 1), FSB 66MHz. Schließt den P-II Klamath mit ein.
• P2Des100 - Pentium II Deschutes (Slot 1), FSB 66MHz und 100MHz. Schließt den P-II Klamath mit ein.
• P2-Xeon - Pentium II XEON Drake (Slot 2), FSB 100MHz
• P3Kat100 - Pentium III Katmai (Slot 1), FSB 100MHz
• P3Kat133 - Pentium III Katmai (Slot 1), FSB 100MHz und 133MHz
• P3Cop100 - Pentium III Coppermine (P-III E) (Slot 1, Sockel 370 FCPGA), FSB 100MHz. Schließt den P-III Katmai FSB 100MHz mit ein.
• P3Cop133 - Pentium III Coppermine (P-III EB) (Slot 1, Sockel 370 FCPGA), FSB 100MHz und 133MHz. Schließt den P-III Katmai FSB 100MHz und 133MHz mit ein.
• P3Tualat - Pentium III Tualatin (Sockel 370 FCPGA2), FSB 133MHz.
• P3-XeTan - Pentium III XEON Tanner (Slot 2), FSB 100MHz
• P3-XC100 - Pentium III XEON Cascades (Slot 2), FSB 100MHz
• P3-XC133 - Pentium III XEON Cascades (Slot 2), FSB 100MHz und 133MHz
• P4-Willa - Pentium 4 Willamette, Sockel 423 und 478, FSB 100MHz ("400MHz QDR")
• P4-Nw100 - Pentium 4 Northwood, Sockel 478, FSB 100MHz ("400MHz QDR")
• P4-Nw133 - Pentium 4 Northwood, Sockel 478, FSB 100MHz und FSB 133MHz ("533MHz QDR")
• P4-NwHT - Pentium 4 Northwood, Sockel 478, FSB 133MHz ("533MHz QDR") und Hyper-Threading Unterstützung, schliesst alle Pentium 4 im Sockel 478 mit FSB 100MHz und 133MHz ein
• P4-Nw200 - Pentium 4 Northwood und Pentium 4 Extreme Edition (Gallatin), Sockel 478, FSB 200MHz ("800MHz QDR") und Hyper-Threading Unterstützung, schliesst alle anderen Pentium 4 im Sockel 478 ein.
• P4-XE266 - Pentium 4 Extreme Edition (XE) mit Gallatin-Kern im LGA-775, FSB 200MHz ("800MHz QDR") und und FSB 266MHz ("1066MHz QDR")
• P4-Presc Pentium 4 Prescott, Sockel 478 oder LGA-775, FSB 200MHz ("800MHz QDR") und Hyper-Threading Unterstützung.
• PD-Smith - Pentium D mit Smithfield-Kern im LGA-775, FSB 200MHz ("800MHz QDR")
• PD-Presl - Pentium D mit Presler-Kern im LGA-775, FSB 200MHz ("800MHz QDR"), schließt den Pentium D Smithfield ein.
• PXE-Smth - Pentium Extreme Edition (XE) mit Smithfield-Kern im LGA-775, FSB 200MHz ("800MHz QDR"), schliesst den Pentium D ein.
• PXE-Pres - Pentium Extreme Edition (XE) mit Presler-Kern im LGA-775, FSB 266MHz ("1066MHz QDR"), schliesst den Pentium Extreme Edition (Smithfield) und den Pentium D ein.
• MobilP4M - Mobile Pentium 4-M (Pentium 4-M), Sockel 479 (1 Pin zusätzlich, FSB 100MHz ("400MHz QDR")
• Mobil-P4 Mobile Pentium 4, Sockel 479, FSB 133MHz ("533MHz QDR"), mit Northwood- oder Prescott-Kern
• PMBanias - Pentium M (Banias), FSB 100MHz, Sockel 478 (µFCPGA) bzw. 479 (µFCBGA), schliesst den Celeron M (s.u.) mit ein.
• PMDot400 - Pentium M (Dothan), FSB 100MHz, Sockel 478 (µFCPGA) bzw. 479 (µFCBGA), schliesst den Pentium M (Banias) und alle Celeron M (s.u.) mit ein.
• PMDot533 - Pentium M (Dothan), FSB 133MHz, Sockel 478 (µFCPGA) bzw. 479 (µFCBGA), schliesst den Pentium M und alle Celeron M (s.u.) mit ein.
• CoUnoYoh - Intel Core Uno (Yonah), FSB 667MHz, Single Core, Sockel 478 (µFCPGA) bzw. 479 (µFCBGA).
• CoDuoYoh - Intel Core Duo (Yonah), FSB 667MHz, Dual Core, Sockel 478 (µFCPGA) bzw. 479 (µFCBGA).
• XeonFost - XEON Foster (Sockel 603), FSB 100MHz ("400MHz QDR")
• XeMPFost - XEON MP Foster (Sockel 603), FSB 100MHz ("400MHz QDR"), schliesst den XEON Foster mit FSB400 ein. Achtung: Nur XEON MPs sind für Systeme mit mehr als zwei CPUs zugelassen!
• XeonPres - XEON DP Prestonia (Sockel 603), FSB 100MHz ("400MHz QDR")
• XePre133 - XEON DP Prestonia (Sockel 603/604), FSB 100MHz ("400MHz QDR") und FSB 133MHz ("533MHz QDR"). ACHTUNG: XEON mit FSB533 haben 604 Pins und können deshalb eventuell nicht in Sockel 603 Mainboards (FSB400) eingesetzt werden!
• XeonNoco - XEON DP Nocona (Sockel 604), FSB 200MHz ("800MHz QDR"), 1MB L2-Cache
• XeonIrwi - XEON DP Irwindale (Sockel 604), FSB 200MHz ("800MHz QDR"), 2MB L2-Cache
• XeonPaxv - XEON DP Paxville (Sockel 604), FSB 200MHz ("800MHz QDR"), 2x2MB L2-Cache, EM64T
• XeMPGala - XEON MP Galatin (Sockel 603), FSB 100MHz ("400MHz QDR"), schliesst den XEON Foster und XEON MP Foster mit FSB400 ein. Achtung: Nur XEON MPs sind für Systeme mit mehr als zwei CPUs zugelassen!
• XeMPCran - XEON MP Cranford (Sockel 604), FSB 166MHz ("667MHz QDR"), 1 MB L2-Cache, ohne L3-Cache. Achtung: Nur XEON MPs ist für Systeme mit mehr als zwei CPUs zugelassen!
• XeMPPoto - XEON MP Potomac (Sockel 604), FSB 166MHz ("667MHz QDR"), 1 MB L2-Cache, 4 bis 8 MB L3-Cache. Achtung: Nur XEON MPs sind für Systeme mit mehr als zwei CPUs zugelassen!
• CelCov66 - Celeron Covington (Slot 1, Sockel 370 PPGA), FSB 66MHz
• CelMen66 - Cereron Mendocino (Slot 1, Sockel 370 PPGA), FSB 66MHz. Schließt den Celeron Covington mit ein.
• CelCop66 - Celeron Coppermine (Slot 1, Sockel 370 FCPGA), FSB 66MHz
• CelCop100 - Celeron Coppermine (Slot 1, Sockel 370 FCPGA), FSB 66MHz und 100MHz
• CelTua100 - Celeron Tualatin (Sockel 370 FCPGA2), FSB 100MHz. Schließt den Celeron Coppermine mit ein.
• CelNorth - Celeron Willamette bzw. Northwood (Sockel 478), FSB 100MHz ("FSB400 QDR")
• CelPresc - Celeron Prescott (Sockel 478 oder LGA-775), FSB 133MHz ("FSB533 QDR")
• CelMBani - Celeron M (Banias), FSB 100MHz, Sockel 478 (µFCPGA) bzw. 479 (µFCBGA).
• CelMDoth - Celeron M (Dothan), FSB 100MHz, Sockel 478 (µFCPGA) bzw. 479 (µFCBGA), schliesst den Celeron M (Banias) mit ein.
• P7Merced - Itanium Merced (64Bit) Sockel PAC478
• P7Kinley - Itanium 2 McKinley, Madison und Deerfield (64Bit, IA64), Sockel PAC611

VIA

• C3-Ezra - VIA C3 mit Ezra-Core, beinhaltet den C3 mit Samuel2-Kern.
• C3-Nehem - VIA C3 Nehemiah, beinhaltet den C3-Ezra
• C3-Eden - VIA C3 Eden-CPU
• C3Antaur - VIA C3 Antaur
• C7Esther - VIA C7 und C7-M Esther

Anmerkungen in den Tabellen:
(1) Sind höhere AGP-Modes als AGP 1X angegeben, werden i.d.R. auch noch die jeweils langsameren Modes unterstützt. Beispiel: AGP 4X beinhaltet 2X und 1X. Es gelten aber die unter (8) aufgeführten Einschränkungen. Hat die Northbridge/MCH PCI-Express (PCIe) Unterstützung, so ist die schnellstmögliche Verbindung angegeben. "PCIe-X16" bedeutet bspw. eine PCI-Express X16 Unterstützung.
(2) Beim FSB werden häufig Pseudo-FSB angegeben, wie z.B. FSB266 oder FSB400. Dies bestrifft aber nur die effektive Datenübertragung. Physikalisch laufen die Systeme mit der hier angegebenen Frequenz.
(3) Häufig ist es möglich, auch neuere/schnellere CPUs zu verwenden; dabei werden Teilkomponenten jedoch ausserhalb der Spezifikation betrieben, weshalb solche CPUs hier nicht aufgeführt sind.
(4) Asynchroner Betrieb von FSB und Speicher möglich (z.B. Speicher 133MHz, FSB 100MHz).
(5) In der Northbridge integrierte Grafikkarte; deswegen evtl. kein freier AGP-Slot oder PCIe-X16 Slot.
(6) Die Tualatin-Prozessoren werden erst mit bestimmten Steppings unterstützt; diese sind aber noch unbekannt.
(7) Evtl. nur via Slotadapter mit eigener Spannungsversorgung
(8) Nur AGP-Karten für 1.5V verwendbar [VORSICHT: Alte AGP-2X Karten mit falscher (fehlender) Kodierung für 3.3V, wie z.B. 3dfx Voodoo-Serie, Matrox G200, die ersten Matrox G400, ATI Rage Fury, viele Karten mit TNT oder TNT2 von nVidia und Intel i740, können Mainboard und Grafikkarte zerstören!]
(9) Nur die Dual-fähige Variante mit 512KB L2-Cache.
(10) AGP ist optional zu einem PCI-X Hub erhältlich.
(11) Wird erst ab einem B-Step des Chipsatzes unterstützt.
(12) Aufgrund des modularen Aufbaus der Grand-Champion Chipsätze ist auch AGP-4X oder gar keine AGP-Unterstützung möglich.
(13) Anbindung per HyperTransport-Links, angegeben ist die maximal mögliche Frequenz

ALi, ULi Electronics Inc.

Advanced Micro Devices (AMD)

ATi Technologies

Intel

Micron

nVidia

Server Works (Broadcom)

Silicon Integrated Systems Corporation (SiS)

VIA Technologies

  2.2.3 Chipsatz und Cacheable Area

Die Frage nach der Cacheable Area ist ein echter "Running Gag" in den Newsgroups. Deshalb soll auch dieses Thema hier behandelt werden, da die Cacheable Area traditionsgemäß mit dem Chipsatz zusammenhing. Bei neueren Systemen gibt jedoch die CPU die cacheable Area vor, weshalb auch dieser Punkt hier behandelt wird.

Ergänzungen und Berichtigungen sind natürlich hochwillkommen. Das gilt vor allem für die ALi-Chipsätze, zu denen wir kaum Datenblätter haben, so dass wir auf die - leider etwas schwammigen - Informationen aus der c't und den Webseiten des Herstellers angewiesen sind. Sehr viele Infos zum 486er und 586er Prozessor und seinen Chipsätzen bekommt man unter http://users.erols.com/chare. Trotzdem ist die Liste der Chipsätze am Ende dieses Kapitels noch nicht vollständig; wer Informationen zu weiteren Chipsätzen hat, oder weitere Namen kennt, unter denen einer der aufgeführten Chipsätze verkauft wird, den möchten wir an dieser Stelle bitten, uns die entsprechenden Angaben (mit Quelle) zuzuschicken, damit wir sie in diese FAQ aufnehmen können. Das betrifft vor allem die älteren Chipsätze von ALi, VIA und UMC oder Chipsätze für 486er, die in dieser Liste bisher nur spärlich vertreten sind.

Nun, was ist überhaupt ein Cache? Moderne Prozessoren können Daten schneller lesen und verarbeiten als der Hauptspeicher (RAM) sie liefern kann. Der Speicher würde daher als Bremse wirken. Eine Abhilfe gibt es in Form des "Cache". Dieser ist ein kleiner, aber dafür sehr schneller Zwischenspeicher, in den ein Datenwort geschrieben wird, wenn der Prozessor dieses zum ersten Mal liest. Greift die CPU später erneut auf diese Daten zu, dann kann diese Anforderung aus dem Cache bedient werden und der langsame Speicherzugriff wird überflüssig. Da solche wiederholten Zugriffe während der Programmausführung sehr häufig vorkommen, bringt ein Cache trotz seiner verhältnismäßig geringen Größe einen deutlichen Geschwindigkeitszuwachs.

Und was ist jetzt diese "cacheable Area"? Die "cacheable Area" ist der Bereich des Hauptspeichers, der vom Cache abgedeckt, also "gecachet" werden kann. Zugriffe ausserhalb dieses Bereichs können nie vom Cache bedient werden und treffen daher immer den langsameren Hauptspeicher.

Wenn mehr Hauptspeicher vorhanden ist als durch die cacheable Area abgedeckt wird, dann können recht drastische Performanceeinbußen die Folge sein. Hier macht sich vor allem die Art der Speichervergabe durch Windows bemerkbar: Der Speicher wird von "oben" nach "unten" belegt, d.h. der nichtgecachete Teil des Hauptspeichers wird zuerst benutzt.

Wodurch ergibt sich also die cacheable Area? Der Cachecontroller (also der Teil des Chipsatzes, der für die Steuerung des Cache verantwortlich ist) muss wissen, welche Teile des Hauptspeichers sich gerade im Cache befinden. Dazu legt der Cachecontroller einen Teil der Speicheradresse in einem eigens dafür vorgesehenen Speicherbaustein - dem "Tag-RAM" - ab. Die "Breite" dieses Bausteins (in Bit) ist mitentscheidend für die Größe der cacheable Area. Aber auch andere Faktoren können dies beeinflussen.
Möglicherweise z.B. die Größe des Cache selbst. Wenn man den Cache verdoppelt, dann verdoppelt sich normalerweise auch die cacheable Area, aber es gibt eine Reihe von Chipsätzen, bei denen das nicht so ist. Dazu gehören z.B. viele Chipsätze der Firma Intel.

Häufig tauchen im Zusammenhang mit dem Cache die Begriffe "Write-Back" und "Write-Through" auf. Auch diese Mechanismen haben eine Auswirkung auf die cacheable Area. Diese beiden Begriffe beschreiben das Verhalten bei einem Schreibzugriff, denn auch dabei kann es vorkommen, dass die Zieladresse gerade vom Cache erfasst wird. Bei Write-Through werden die Daten nicht nur in den Cache geschrieben, sondern auch gleichzeitig in den Hauptspeicher. Bei Write-Back wird zunächst einmal nur der Cacheinhalt verändert. Damit diese Daten später nicht verloren gehen, wenn dieser Teil des Cache für andere Daten benötigt wird, muss der Cachecontroller sie zu diesem Zeitpunkt zurückschreiben. Dieser Schreibvorgang sollte natürlich nur dann ausgeführt werden, wenn auch tatsächlich Änderungen vorliegen, damit keine Performanceverluste auftreten. Dazu vermerkt der Cachecontroller im sogenannten Dirty-Tag, ob dieser Teil des Cache verändert wurde und deshalb erst zurückgeschrieben werden muss. Einige Chipsätze zweigen das Dirty-Tag vom normalen Tag-RAM (das auch Adress-Tag genannt wird) ab. In diesem Fall halbiert sich die cacheable Area im Write-Back-Betrieb, da das Adress-Tag nun 1 Bit schmaler geworden ist. Wer ein Board mit einem Chipsatz besitzt, der beide Betriebsarten beherrscht, der kann beruhigt zugunsten der cacheable Area auf den Write-Back-Betrieb verzichten, da der Write-Back-Modus bei den modernen CPUs und Chipsätzen die Leistung nur noch minimal steigern kann.

Das ist natürlich alles Theorie. Die meisten interessiert wohl nur, wie groß die cacheable Area bei ihrem speziellen Board ist. Wie kann man das festellen? Dazu gibt es ein kleines Programm namens "ctcm" von der c't-Redaktion. Man erhält es kostenlos auf dem WWW-Server http://www.heise.de/ct des Heise-Verlags. Die aktuelle Version ist 1.7a. Das Programm kann die cacheable Area allerdings höchstens bis zur Größe des installierten Hauptspeichers überprüfen.

Wer nun seinen Hauptspeicher erweitern möchte, der kommt mit "ctcm" somit nicht weiter. Wenn die cacheable Area auch nicht dadurch überprüft werden kann, indem man sich für den Test mit ctcm ausreichend viel Speicher ausleiht, etwa von netten Bekannten, dann hilft nur ein Blick auf das Board weiter. Eine Liste der Chipsätze und ihrer cacheable Area befindet sich am Ende dieses Kapitels.

Häufig taucht die folgende Frage auf: "Die cacheable Area meines Boards ist nur 64MB groß. Kann ich trotzdem mehr Speicher einbauen?" Die Antwort heisst: Ja. Aber man muss, wie schon gesagt, mit Performanceverlusten rechnen. Mehr Hauptspeicher wäre nur dann sinnvoll, wenn dadurch verhindert wird, dass der Rechner ständig "swappt", wie es z.B. bei der Bearbeitung sehr großer Bilder mit dem Photoshop geschehen kann - selbst ungecachetes RAM ist um ein vielfaches schneller als eine Festplatte! Es sollte aber klar sein, dass das nur eine Notlösung darstellt.

Manchmal ist die cacheable Area irgendwie erweiterbar. Beim HX-Chipsatz von Intel ist das möglich. Dieser Chipsatz unterstützt Tag-RAMs mit einer Breite bis zu 11 Bit. Bei vielen Boards hat der Hersteller einen Steckplatz für ein zweites Tag-RAM vorgesehen. Zusammen mit dem bereits auf dem Board aufgelöteten Baustein (8 Bit) stehen dem Chipsatz die erforderlichen Bits zur Verfügung, und die cacheable Area vergrößert sich von 64 MB auf 512 MB. Nachdem das Tag-RAM eingesetzt wurde, muss meist noch ein Jumper umgesetzt und/oder eine BIOS-Einstellung geändert werden. Näheres dazu steht im Boardhandbuch.

Das Tag-RAM ist frei erhältlich. Dieser Baustein ist ein gewöhnliches 5V SRAM 32K*8 mit einer Zugriffszeit von 15 ns (z.B. UM61256AK-15), das man für knapp fünf Mark im Elektronikladen bekommen kann. Da ein 15ns-SRAM die Anforderungen nur so gerade erfüllt, ist es sinnvoll, gleich die schnellere 12ns-Ausführung zu verwenden, die kaum teurer ist.
UMC scheint vor einiger Zeit jedoch die Fertigung von 32K*8 5V-SRAMs im DIP-Gehäuse eingestellt zu haben, so dass das in der oben genannte IC nur noch in Restbeständen im Handel ist. Eine mögliche Alternative wäre das W24257AK-12 von Winbond, das z.B. bei Segor in Berlin (http://www.segor.de) noch ab Lager lieferbar ist.

Eine kleine Besonderheit stellt das Gigabyte 586HX (Rev. 1.56) Mainboard dar; nachdem ich man Tag-RAM eingesetzt hat, läuft der Rechner häufig nur noch sehr instabil. Man muss auf die Erweiterung aber trotzdem nicht verzichten. Auf dem Board fehlt einfach ein Widerstand, der bestückt werden muss. Neben dem Tag-Sockel befinden sich zwei mit "R2" bezeichnete Lötpads. Wenn man dort einen 10 KOhm-Widerstand einlötet, ist das Problem behoben (Tip aus c't 15/98).

Bei Prozessoren ab dem Pentium Pro ist der L2-Cache im Prozessorgehäuse bzw. auf dem Prozessormodul untergebracht (Ausnahme: Celeron "Covington"), so dass der verwendete Chipsatz keinen Einfluss mehr hat. In Kapitel 3.3.3 gibt es eine Übersicht, welcher Prozessor wieviel Speicher cachen kann.

 2.2.3.1 Cacheable Area: Tabelle der Chipsätze

Erläuterung der einzelnen Felder:
Nr.: Aufgedruckte Typnummer, falls "Bezeichnung" nicht auf dem Chip zu finden ist. Normalerweise ist hier nur ein Baustein genannt. Weitere Bausteine (Data Path Units, PCI-to-ISA-Bridges, etc.) werden nicht erwähnt.

RAM: Vom Chipsatz maximal adressierbarer Hauptspeicher. Dies stellt das Maximum der Chipsatzhardware dar - einige Boards können u.U. nicht mit einem Hauptspeicher dieser Größe bestückt werden.
Möglicherweise sind auch keine Speichermodule der nötigen Größe verfügbar, so dass die Anzahl der vom Chipsatz verwalteten RAM-Bänke den Maximalausbau bestimmt.

Cache: Maximale Cachegrösse

Area: Größe der cacheable Area. Mögliche Varianten dieser Angabe sind:

• x MB - Grundgröße der c.A.
• # - Angabe gilt für eine Cachegröße von 256K. Bei einer Verdoppelung der Cachegröße verdoppelt sich auch die c.A.
• * - Angabe gilt für "Write Back" Betrieb. Bei "Write Through" zu verdoppeln
• @ - Chipsatz unterstützt ein zusätzliches 1 Bit breites SRAM für das Dirty-Tag. In dieser Betriebsart den Wert verdoppeln, sonst wie "*" behandeln
• x/y MB - Zweite Angabe gilt, wenn mehr als 8 Bit Tag vorhanden sind, z.B. durch einen 10 Bit breiten Tag-Baustein oder durch 2x8 Bit

Wenn keine der Varianten, #, * oder @ angegeben ist, dann ist die Größe der cacheable Area unabhängig von der Cachegröße und -betriebsart!

Acer Labs (ALi)

Intel

OPTi

Silicon Integrated Systems Corporation (SiS)